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One of the ways to understand the behaviour of complicated systems is to study the response when subjected to disturbances or parametric variations. Computer simulation is one way of producing these responses, which can be studied by observing time domain instantaneous values, time domain RMS values, or the frequency components of the response.
Consider the simple circuit in Figure 2-3. A comparator is being used to compare a real constant variable equal to 0.0, with a data ** Ea, which is a measured voltage from a voltmeter. The comparator is adjusted so as to give a high output when Ea becomes greater than 0.0, and a low output otherwise. The comparator dynamics are defined by default in the DSDYN subroutine, whereas the measured voltage ** Ea is defined in DSOUT as an output quantity.
With the above configuration, the comparator output ** will contain a single time step delay. This is due to the fact that the comparator dynamics in DSDYN (i.e. the code that determines its output state) are using a measured voltage Ea, defined in DSOUT. Since the comparator output state is based on the comparator inputs, the output will appear to have been delayed by one time step.
This delay can be removed simply by forcing the comparator dynamics code from DSDYN to DSOUT. This will force the comparator to consider the measured voltage within the same time step, when determining its state.
电力系统研究
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