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System Dynamics
The system dynamics is an essential part of the EMTDC solution process. It serves to encompass the electric network, providing the ability to interface with it on either side: Data may be controlled from one side, while extracted from the other.
Essentially a Fortran program in its own right, the system dynamics is built according to customizable specifications. These specifications are normally provided through PSCAD, in the form of components and modules. Components and modules are graphical representations of how the final program is to be structured, where each module, including the main page, is represented by a unique Fortran file. This file consists of declarations for a DSDYN subroutine, a DSOUT subroutine, and two BEGIN subroutines. Components always exist within modules, so as such they represent inline code that combines to define the contents of each subroutine.
Of course, some components are electrical in nature and hence provide information for the construction of the electric network as well. This information is collected and inserted into a Data file, where each module in a project possesses its own unique Data file. Data files are discussed in more detail later on in the section entitled Electric Network Solution.

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Consider the simple circuit in Figure 2-3. A comparator is being used to compare a real constant variable equal to 0.0, with a data ** Ea, which is a measured voltage from a voltmeter. The comparator is adjusted so as to give a high output when Ea becomes greater than 0.0, and a low output otherwise. The comparator dynamics are defined by default in the DSDYN subroutine, whereas the measured voltage ** Ea is defined in DSOUT as an output quantity.
With the above configuration, the comparator output ** will contain a single time step delay. This is due to the fact that the comparator dynamics in DSDYN (i.e. the code that determines its output state) are using a measured voltage Ea, defined in DSOUT. Since the comparator output state is based on the comparator inputs, the output will appear to have been delayed by one time step.
This delay can be removed simply by forcing the comparator dynamics code from DSDYN to DSOUT. This will force the comparator to consider the measured voltage within the same time step, when determining its state.

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